「fpga」の検索結果

Flash the FPGA on an HSB board connected to an NVIDIA devkit. Supports HSB Lattice boards (FPGA versions 2407, 2412, 2507, 2510) and Leopard Imaging VB1940 "all-in-one" cameras (FPGA versions 2507, 2510). Uses release-specific YAML manifests and board-type-specific program commands. Lattice and VB1940 commands must never be mixed.

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Think and work like an expert FPGA Engineer. Use when a task calls for FPGA Engineer judgment. Reasons from metastability budgets, setup/hold margins, and tool-reported WNS/TNS through Vivado/Quartus timing and CDC reports, XDC/SDC constraints, Spyglass/Verilator lint, and ILA/IBERT lab bring-up while treating unsafe clock-domain crossings, reset domain crossings, sim-versus-silicon X mismatches, and unconstrained timing paths as first-class failure modes.

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Create or explain fixed-format HSB FPGA_top.sv wrappers from validated HOLOLINK_def.svh files. Do not use for def generation or validation.

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Generate, validate, compare, or explain HSB HOLOLINK_def.svh macros. Do not use for FPGA_top.sv wrappers or packetizer-only derivation. Generation runs bundled Python scripts locally through shell commands and writes validated .svh output files after user-confirmed paths.

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Patterns for FPGA development including RTL design (Verilog/VHDL), timing closure, clock domain crossing, high-level synthesis, and verification. Covers both traditional HDL and modern HLS approaches. Use when ", " mentioned.

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Diagnose and optimize timing-critical Chisel RTL for FPGA implementation while preserving cycle semantics. Use for Vivado timing bottlenecks, long ready or admission paths, queue and issue selection, free-list bank mapping, priority encoders, one-hot arbitration, wide muxes, late-arriving forwarding or override data, high-fanout controls, cross-module predicates, register-boundary changes, emitted-Verilog inspection, or routed-DCP A/B analysis. Also use when a source-level simplification needs proof that it changes timing without changing architectural state.

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Expert-level digital electronics covering Boolean algebra, combinational and sequential logic, FPGA design, HDL programming, timing analysis, and digital system design.

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Choose or explain HSB Sensor RX packetizer fields for HOLOLINK_def.svh. Do not use for full defs, validation, or runtime APB programming.

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当你为《电子学报》(Acta Electronica Sinica, AES) 稿件设计与呈现实验/仿真时使用。覆盖电子/信息/信号处理/通信类工作的实验目标与假设、数据集与仿真设置、基线与对比公平性、评价指标(SNR/BER/误差/准确率/资源占用)、消融与参数敏感性、统计显著性与多次运行、图表呈现规范、以及硬件/FPGA/测量实验的条件报告。帮助作者用严谨、可复现、对比公平的实验证据支撑创新点，抵御《电子学报》外审专家对"实验不充分、对比不公平、结果偶然"的质疑。

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当你为《电子学报》(Acta Electronica Sinica, AES) 投稿准备代码、数据与硬件设计等研究制品(artifact)的可用性说明时使用。中文学报暂无独立的 artifact evaluation 徽章委员会，本技能说明本刊现状、如何自愿开放代码/数据以增强稿件可信度、如何在正文与附录中规范披露制品、如何在双盲阶段匿名托管仓库、以及电子/信号处理类工作(算法、电路、FPGA、数据集)的制品打包要点。帮助作者在没有强制徽章的前提下最大化《电子学报》稿件的可复现说服力。

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Use when designing a Digital Down Converter (DDC) using dsphdl System objects. Triggers on requests involving DDC design, frequency down-conversion for FPGA/ASIC, NCO + mixer + decimation filter chains, fractional/non-integer sample rate conversion, or HDL-optimized receiver front-end signal processing.

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AIGC 创作工作流 (AIGC 创作工作流 / AIGC Creative Workflow — 以「生成式 AI 视觉创作（图像 + 视频）的工程化创作流水线」为对象的认知操作系统：从「需求/概念（要做什么画面/镜头/风格）→ 模型与工具选型（Midjourney / Stable Diffusion·SDXL·Flux / ComfyUI / 可灵 Kling / 即梦 Jimeng / Runway / Vidu / Sora）→ Prompt 与参数设计（提示词工程、风格描述、负向、种子、CFG/步数/采样器、参考图）→ 可控生成（ControlNet / LoRA / IPAdapter / inpainting / 图生图 / 局部重绘 / 区域控制）→ 批量出图与筛选 → 精修与合成（放大/超分、修手修脸、PS/AE 后期、抠图合成）→ 图生视频/文生视频（首尾帧、运镜、时长、一致性、对口型）→ 商业交付与迭代复现（参数留存、工作流文件复用、版权与可商用判断）」的完整创作-工程-交付决策链。覆盖 (a) 第一性张力 — **可控性/工程化复现（ControlNet/LoRA/ComfyUI 节点工作流/固定种子与参数/可复现可迭代）⇄ 随机性/抽卡玄学（出图随机、prompt 玄学、抽卡刷图、靠运气）**；**审美/创意/艺术指导主导（人的审美判断、概念设计、构图、镜头语言、艺术总监能力——'模型是地板，审美是天花板'）⇄ 工具/模型/参数主导（堆模型能力、堆参数、堆 LoRA、以为换个大模型就行）**；**开源生态/本地可控（Stable Diffusion / ComfyUI / Flux / civitai / liblib 本地部署可定制可控可商用、显卡门槛）⇄ 闭源商业/易用黑盒（Midjourney / 可灵 / 即梦 / Runway 开箱即用但不可精控、按量付费、黑盒）**；**图像生成（T2I/I2I：Midjourney / SDXL / Flux）⇄ 视频生成（T2V/I2V：可灵 / Runway Gen-3 / Vidu / 即梦 / Sora，2024-2025 前沿从图迁移到视频）**；**生产力/商业量产（替代或增强传统设计/插画/电商/广告/影视分镜流程、降本提效、批量）⇄ 纯艺术创作/作者表达（个人风格、实验性、作品集）**；**效率/批量（一次出几十张筛选、商单走量、自动化 pipeline）⇄ 质量/精控（单张精修、商业可用级细节、修手修脸修穿帮）**。(b) 核心工作流 / pipeline（最标准、最易蒸高质量 + CLI 化）— 单图创作链：概念/参考收集（moodboard/风格定位/竞品）→ 模型工具选型（按可控性/风格/成本/可商用判断 MJ vs SD/Flux vs 国产）→ Prompt 与参数设计（主体/风格/光影/镜头/负向词/CFG/采样器/分辨率/种子）→ 首轮出图与方向筛选 → 可控迭代（ControlNet 控构图/姿态/线稿、LoRA 控风格/角色一致性、图生图重绘、inpainting 局部修）→ 放大超分与精修（高清放大/修手修脸/后期调色合成）→ 交付与参数留存（工作流文件/种子/参数复现）。视频创作链：分镜/脚本→首帧出图（图像链产出关键帧）→图生视频（运镜/时长/首尾帧/动态强度）→多镜头一致性（角色/场景/风格统一）→对口型/配音/配乐→剪辑合成→交付。ComfyUI 工程链：节点工作流搭建（加载器/采样/ControlNet/放大/面部修复节点）→ 参数化与复用→批量队列→工作流分享（civitai/openart workflow json）。(c) 工具栈 — 闭源图像（Midjourney v6/v7、DALL·E 3、Adobe Firefly、Ideogram、Recraft）、开源图像与底座（Stable Diffusion 1.5/SDXL/SD3、Flux.1 dev/schnell（Black Forest Labs）、ComfyUI（节点式）、Automatic1111/Forge WebUI、Fooocus）、可控生成插件（ControlNet、LoRA、IPAdapter、AnimateDiff、inpainting/outpainting、ReActor 换脸、面部修复 CodeFormer/GFPGAN、放大 ESRGAN/SUPIR/Topaz）、模型/资源社区（Hugging Face、Civitai、liblib 哩布、吐司 Tusi、openart）、视频生成（可灵 Kling、即梦 Dreamina/Jimeng、Runway Gen-3/Gen-4、Luma Dream Machine、Pika、Vidu、海螺 Hailuo、Sora、Wan 通义万相、MiniMax）、辅助（Magnific 放大、Krea、Photoshop/After Effects 后期、ChatGPT/Claude 写 prompt、reverse prompt 反推）。(d) 知识正典 — AIGC 创作 canon 横跨论文/工程/社区教程：奠基论文（DDPM、Latent Diffusion/Stable Diffusion（Rombach et al）、DiT、ControlNet（Zhang et al）、LoRA、DreamBooth、Textual Inversion、SDEdit、IP-Adapter、视频扩散 SVD/Sora 技术报告）、官方文档与模型卡（Stability AI、Black Forest Labs Flux、ComfyUI 文档、Midjourney docs、可灵/即梦官方教程、Hugging Face diffusers）、社区教程与工作流（ComfyUI 官方示例、civitai 文章、B站/YouTube 创作者长教程、openart workflow）、prompt 工程资源（Midjourney 风格库、提示词指南）。(e) figures/流派 — 模型/工具创造者（Midjourney David Holz、Stability AI Emad/Robin Rombach、Black Forest Labs（Flux，原 SD 团队）、ComfyUI comfyanonymous、ControlNet 张吕敏 Lvmin Zhang、AUTOMATIC1111、可灵/即梦/快手字节团队）、创作者 KOL 与教育者（Midjourney/SD 头部创作者、ComfyUI 工作流大神、AI 视频创作者、国内 B站/抖音 AIGC 教程作者、独立 AI 艺术家）、行业分析与评测（AI 工具评测、生成式 AI 创作生态观察者）。流派分歧：开源可控派（SD/ComfyUI/Flux 本地精控）vs 闭源易用派（MJ/可灵开箱即用）、工程化派（节点工作流/可复现/参数化）vs 玄学抽卡派（prompt 玄学/堆词/抽卡）、审美主导派（'模型是地板审美是天花板'）vs 工具主导派（堆模型堆参数）、图像派 vs 视频派、艺术创作派 vs 商业生产力派、国产工具派（可灵/即梦/liblib）vs 海外工具派（MJ/Flux/Runway）。(f) 行业话术/黑话 — 出图 / 抽卡 / 刷图 / 炼丹（训练 LoRA）/ 喂图 / 垫图（参考图/图生图）/ 控图 / 锁种子 seed / CFG / 采样器 sampler / 步数 steps / 重绘幅度 denoise / 提示词 prompt / 咒语 / 负向 negative / 权重 / tag / 大模型 checkpoint / 底模 / LoRA / ControlNet / 控线稿/openpose/depth / IPAdapter / inpainting 局部重绘 / outpainting 扩图 / 高清放大 / 超分 / 修手 / 崩手 / AI 味 / 风格 / 角色一致性 / 工作流 workflow / 节点 / 跑图 / 队列 / 文生图 T2I / 图生图 I2I / 文生视频 T2V / 图生视频 I2V / 首帧/尾帧 / 运镜 / 动态强度 / 时长 / 对口型 / 一致性 / 可商用 / 训练集 / 过拟合 / 翻车 / 穿帮。(g) 争议/批判 — 「版权与训练数据」（模型训练用未授权作品、生成图版权归属、可商用风险、洗图/伪原创）、「AI 替代创作者就业」（替代画师/插画师/设计师/摄影、行业冲击与转型）、「AI 味与审美趋同」（生成图同质化、套模板、缺乏原创审美）、「玄学 prompt 神话与割韭菜」（'咒语'神秘化、'7天 AIGC 变现/月入过万'付费课割韭菜、抽卡当能力）、「工具快速迭代与淘汰焦虑」（模型月月换、工作流频繁失效、追新疲劳）、「开源 vs 闭源之争」（可控可商用 vs 易用黑盒）、「质量天花板」（修手修脸穿帮、长视频一致性、可控性仍有限）。(h) 大量隐性创作手艺 + 审美 + 工程 + 沟通软技能（prompt 的描述功底与审美词汇、参数与采样的手感、ControlNet/LoRA 的组合控制经验、节点工作流的搭建与调试、批量筛选的审美眼力、修图合成的后期功底、镜头语言与运镜设计、角色/风格一致性的控制、商业需求的翻译与交付、版权与可商用的判断）是高 tacit、靠大量实操跑图 + 审美积累 + 工程调试经验的核心。水分极高（大量'咒语速成/一键变现/AI 绘画割韭菜'营销

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Xilinx/AMD Vivado FPGA build workflow -- batch-mode TCL scripting, ADI HDL reference design integration, Zynq-7000/MPSoC block design, IP builds, synthesis, implementation, and bitstream generation. Use for any Zynq or UltraScale+ design that incorporates ADI transceivers or follows the ADI HDL reference design pattern.

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Vivado and FPGA workflow guidance. Load the canonical Circuit Weaver skill from `skills/vivado/SKILL.md`.

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Task-sized forensic analysis of Vivado synthesis and routed timing evidence for processor RTL. Use when Codex must trace a named setup or hold path, audit whole-design timing populations, compare implementation runs, map primitive, LUT, CARRY, BRAM, DSP, MUXF, register, and routed-net stages back to Chisel or generated RTL, distinguish logic from routing pressure, identify missing DCP queries, or write an evidence-backed timing report. This skill is read-only by default and stops at ranked modification directions. Use optimize-chisel-fpga-timing for RTL edits and routed A/B implementation closure.

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