<一句话说清『这个 skill 做什么 + 何时调用』。把最关键的触发场景放最前面。结尾给 2-3 个用户会说的关键词。>
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**[DEPRECATED in v1.3 — common path uses bb-invoke-yosys' embedded ABC]** 独立调用 ABC(Berkeley Logic Synthesis)做逻辑优化,仅 `mapping_effort=high` 等高级调优场景使用。
触发场景:(1) bb-invoke-yosys `chain_to_abc=true` 时;(2) 显式 /bb-invoke-abc 调试。
インストールする前に、エージェントに与えられる指示の中身を確認できます。
在 99% 路径上
bb-invoke-yosys内嵌的 ABC 已足够。本 skill 仅保留为:
- high-effort 二次优化(fix L-02 / M-06)
- ABC script 单独调试场景
读 Yosys 输出的 BLIF,跑自定义 ABC script 序列,输出优化后 BLIF。通常 bb-invoke-yosys 内嵌 ABC 已足够;本 skill 用于 high-effort 路径。
bba-guru-synthesisbb-invoke-yosys| arg | type | required | 默认 | 说明 |
|---|---|---|---|---|
| blif_input | path | true | — | Yosys 写出的 BLIF |
| tech_lib | path | true | — | ASAP7 Liberty |
| script | string | false | "strash; iresyn; dc2; map -a" | ABC 命令序列 |
| design_name | string | true | — | — |
| stamp | string | false | <auto> | — |
| field | 值 |
|---|---|
artifact_path | designs/<name>/synth/abc_<stamp>.blif |
script_path | designs/<name>/synth/abc_<stamp>.script |
log_path | designs/<name>/synth/abc_<stamp>.log |
and_gates | int |
levels | int |
valid | bool |
error | string|null |
scripts/render_abc.py 渲染:
read_blif <blif_input>
<script_commands>
map -a -B 0.33
write_blif designs/<name>/synth/abc_<stamp>.blif
print_stats
scripts/run_abc.py:
source ~/wrk/eda_opensources/eda_env.shtimeout 600 abc -f <script> > <log> 2>&1exit:<rc>scripts/parse_abc.py 解析 print_stats 行 nd = <int> ... lev = <int> → and_gates / levels,log 含 ERROR → valid=false。
写 abc_<stamp>.json。
返回 JSON。bba-guru-synthesis 可将优化后 BLIF 反导入 Yosys read_blif 继续技术映射。
| 状态 | 行动 |
|---|---|
| valid=true | 反导入 Yosys 或直接交付 |
| valid=false(log ERROR) | 退回默认 abc_options |
| Phase 2 timeout(600s) | error="ABC_TIMEOUT",简化 script |
独立调用属于高级优化场景。普通流程使用 bb-invoke-yosys 即可。
scripts/render_abc.py、scripts/run_abc.py、scripts/parse_abc.pyreferences/abc_scripts.md — 常用 ABC 命令组合(resyn2、dch、if 等)Gotcha/abc_pitfalls.md — map area vs delay 权衡まだレビューはありません。使ってみた感想をお寄せください。
概要と使いどころ
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从粗略 idea 设计芯片或功能模块架构,输出专业架构文档到 spec_arch 目录。Trigger: 芯片架构设计, IC架构, 电路模块设计, 硬件架构. Generate IC/Chip architecture specification from rough ideas.
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基于 AST 检查 CDC/RDC 违例:对比 MAS clock_domains 找跨域信号,检查是否被 2ff-sync CBB 保护。触发场景:(1) bba-guru-synthesis 综合前;(2) 显式 /bb-check-cdc。
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调用 babel-lsp / verible-verilog-lint 检查 SV 源码。src 必须可综合(零 syntax error),tb 允许 verification constructs。发现 src error 时自动修复重检(max 3 iter)。触发:(1) bba-guru-rtl 生成后;(2) RTL 修复重检;(3) 显式 /bb-check-lint。
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Babel internal issue protocol — close a handoff after downstream agent picked it up or user signed off. Moves designs/<name>/.handoff/<label>.md to .handoff/closed/ (using mv per CLAUDE.md), appends to handoff_log.jsonl.
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对抗性代码评审:代码质量 / 可维护性 / 时序风险 / 综合友好度 / MAS 对齐度。默认 ruthless 模式,找 EVERY flaw。触发场景:(1) RTL lint 后;(2) 显式 /bb-code-review。
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